我们选择使用FPGA来进行数据的处理与控制。根据本系统的要求，在这里我们选择XilINX公司生产的Spartan-3E系列xc3s250e-5tq144型号的芯片它能将逻辑、存储器、数学运算、数字处理器、IO以及系统管理资源完美地集合在一起，其中，包括A/D控制模块设计、分频器的设计、信号处理模块的设计、AD8400数字电压控制模块的设计。
2数据采集电路设计
AD7820是美国AD公司推出的一款微处器兼容的8位模数转化芯片，芯片采用+5V供电，无需外部时钟，内部有取样保持电路，利用半闪存技术，使转化时间达到1.36US。它和FPGA的接口简单，无需加外部电路，即可采用存储器映像编址，数据输出带锁存和三态缓冲电路。片内采用两个4位内烁ADC以获得8位输出结果，每个4位闪烁ADC以内含15个比较器，每一个闪烁ADC将未知输入模拟电压与参考电压阶梯进行比较，从而获得高4位数据，一个内部数模转化器（ADC）以获得高4位数据作为输入，输出第一个闪烁ADC数据对应模拟电压，然后用未知输入模拟电压减去该电压，经转化后得到低4位数据。2.3数据处理电路设计AD8400是单通道、256位、数字控制可变电阻（VR）器件，器件内置一个带游标触点的固定电阻，该游标触点在载入控制串行输入寄存器的数字码所确定的点位分接该固定电阻值。游标与固定电阻任一端点之间的电阻值。本质上就是用控制脉冲计数的方法来调整阻值，所以又叫数控可变电位电阻器，其实质是一种特殊形式的数模转换器，其输入经高精度A/D转化为控制数字电位器的控制信号，并由FPGA控制关系和特性给出调整信号和计数脉冲，使数字电位器改变滑动触点位置，从而改变电位器输出电压。每个VR均有各自的VR锁存器，用来保存其编程电阻值。由10个数据位构成的数据字同步传输至串行输入寄存器，该数据字经过解码，前2位可确定需要载入后8位数据的VR锁存器地址。
3控制系统软件编程
FPGA的软件编程设计，其实质也就是硬件设计，一般是采用模块化的设计方法，其实质就是系统的主要程序包括A/D数据采集控制模块、FIFO数据缓冲模块、数字电位器控制模块、以及时钟树产生模块。
3.1数据采集模块
AD7820工作分为读模式和写模式，模数转换器和数据访问由RD来控制，当CS和RD同时为低电平时启动一次转换，对于能强制进入等待状态，且能使RD保持低电平直至模数转换结束的微处理器，用一条读指令即可启动转换，等待和读转换结果，在读模式WR/RDY用作状态输出（RDY）,它可用作CPU的状态查询。RDY是集电极开路输出，在CS下降沿后转为低电平,AD转换结束后变为高电平。在写读模式中，WR下降沿启动AD转化，当WR返回高电平时，结果的高4位被锁存在缓冲器中，同时开始低四位转化，INT为低电平时，表明模数转换结束。
3.2FIFO数据缓存模块的设计
先进先出的FIFO是一种比较常用的存储器单元[2]，主要用来对数据进行缓存，FIFO通常有读允许端口、写允许端口、数据输入端口、数据输出端口、FIFO状态端口等信号端口。其中，FIFO状态端口输出当前FIFO的状态满、未满或空。8*8位FIFO的功能框图如下。其中，clock为系统时钟信号输入，reset为系统复位信号，read为读数据信号允许信号，write为写入FIFO允许信号，fifo_in[7:0]为数据输入，fifo_out[7:0]为数据输出，fifo_empty为指示FIFO当前是空的，这种情况下，只能对FIFO进行写入数据操作；fifo_full指示当前FIFO是满的，这种情况下，当然只能对FIFO进行读数据操作，是不能写入数据的；fifo_half指示当前FIFO队列中没空也没满，这种情况下，既可以对FIFO进行写入数据操作，也能进行读数据操作，FIFO工作示意图。
3.3数字电位器模块设计
AD8400在时钟脉冲[3]作用下将10位串行数据通过SDI脚输入，这10个数据字格式为A1、A0、D7、D6、D5、D4、D3、D2、D1、D0,它使用50M的时钟在1LS(10*4*20ns)内可将4个RDAC的数据装完，AD8400通过复位（RS）脚可复位到中位值，它含有一个标准三线串行输入控制接口。
4结果仿真
通过xilinx13.4软件[5]将各模块连接，进行编译、各模块都能正常工作。分配引脚后，将配置文件下载到xc3s250e-5tq144型FPGA开发板中，系统运转正常，验证了整个系统设计的正确性，仿真。
5总结
计算机系统所要求解决的问题日趋复杂，与此同时，计算机系统本身的结构也越来越复杂。而复杂性的提高就意味着可靠性的降低，实践经验表明，要想使如此复杂的实时系统实现零出错率几乎是不可能的，因此人们寄希望于系统的容错性能：即系统在出现错误的情况下的适应能力。对于如何同时实现系统的复杂性和可靠性，大自然给了我们近乎完美的蓝本。人体是迄今为止我们所知道的最复杂的生物系统，通过千万年基因进化，使得人体可以在某些细胞发生病变的情况下，不断地进行自我诊断，并最终自愈。因此借用这一机理，科学家们研究出可进化硬件（EHW,EvolvableHardWare），理想的可进化硬件不但同样具有自我诊断能力，能够通过自我重构消除错误，而且可以在设计要求或系统工作环境发生变化的情况下，通过自我重构来使电路适应这种变化而继续正常工作。严格地说，EHW具有两个方面的目的，一方面是把进化算法应用于电子电路的设计中；另一方面是硬件具有通过动态地、自主地重构自己实现在线适应变化的能力。前者强调的是进化算法在电子设计中可替代传统基于规范的设计方法；后者强调的是硬件的可适应机理。当然二者的区别也是很模糊的。本文主要讨论的是EHW在第一个方面的问题。
对EHW的研究主要采用了进化理论中的进化计算（EvolutionaryComputing）算法,特别是遗传算法（GA）为设计算法，在数字电路中以现场可编程门阵列（FPGA）为媒介，在模拟电路设计中以现场可编程模拟阵列（FPAA）为媒介来进行的。此外还有建立在晶体管级的现场可编程晶体管阵列（FPTA），它为同时设计数字电路和和模拟电路提供了一个可靠的平台。下面主要介绍一下遗传算法和现场可编程门阵列的相关知识，并以数字电路为例介绍可进化硬件设计方法。
1．1遗传算法
遗传算法是模拟生物在自然环境中的遗传和进化过程的一种自适应全局优化算法，它借鉴了物种进化的思想，将欲求解问题编码，把可行解表示成字符串形式，称为染色体或个体。先通过初始化随机产生一群个体，称为种群，它们都是假设解。然后把这些假设解置于问题的“环境”中，根据适应值或某种竞争机制选择个体（适应值就是解的满意程度），使用各种遗传操作算子（包括选择，变异，交叉等等）产生下一代（下一代可以完全替代原种群，即非重叠种群；也可以部分替代原种群中一些较差的个体，即重叠种群），如此进化下去，直到满足期望的终止条件，得到问题的最优解为止。
1．2现场可编程逻辑阵列(FPGA)
现场可编程逻辑阵列是一种基于查找表(LUT,LookupTable)结构的可在线编程的逻辑电路。它由存放在片内RAM中的程序来设置其工作状态，工作时需要对片内的RAM进行编程。当用户通过原理图或硬件描述语言（HDL）描述了一个逻辑电路以后，FPGA开发软件会把设计方案通过编译形成数据流，并将数据流下载至RAM中。这些RAM中的数据流决定电路的逻辑关系。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用，灌入不同的数据流就会获得不同的硬件系统，这就是可编程特性。这一特性是实现EHW的重要特性。目前在可进化电子电路的设计中，用得最多得是Xilinx公司的Virtex系列FPGA芯片。
2进化电子电路设计架构
本节以设计高容错性的数字电路设计为例来阐述EHW的设计架构及主要设计步骤。对于通过进化理论的遗传算法来产生容错性，所设计的电路系统可以看作一个具有持续性地、实时地适应变化的硬件系统。对于电子电路来说，所谓的变化的来源很多，如硬件故障导致的错误，设计要求和规则的改变，环境的改变（各种干扰的出现）等。
从进化论的角度来看，当这些变化发生时，个体的适应度会作相应的改变。当进化进行时，个体会适应这些变化重新获得高的适应度。基于进化论的电子电路设计就是利用这种原理,通过对设计结果进行多次地进化来提高其适应变化的能力。
电子电路进化设计架构如图1所示。图中给出了电子电路的设计的两种进化，分别是内部进化和外部进化。其中内部进化是指硬件内部结构的进化，而外部进化是指软件模拟的电路的进化。这两种进化是相互独立的，当然通过外部进化得到的最终设计结果还是要由硬件结构的变化来实际体现。从图中可以看出，进化过程是一个循环往复的过程，其中是根据进化算法（遗传算法）的计算结果来进行的。整个进化设计包括以下步骤：
（1）根据设计的目的，产生初步的方案，并把初步方案用一组染色体（一组“0”和“1”表示的数据串）来表示，其中每个个体表示的是设计的一部分。染色体转化成控制数据流下载到FPGA上，用来定义FPGA的开关状态，从而确定可重构硬件内部各单元的联结，形成了初步的硬件系统。用来设计进化硬件的FPGA器件可以接受任意组合的数据流下载，而不会导致器件的损害。
（2）将设计结果与目标要求进行比较，并用某种误差表示作为描述系统适应度的衡量准则。这需要一定的检测手段和评估软件的支持。对不同的个体，根据适应度进行排序，下一代的个体将由最优的个体来产生。
（3）根据适应度再对新的个体组进行统计，并根据统计结果挑选一些个体。一
部分被选个体保持原样，另一部分个体根据遗传算法进行修改，如进行交叉和变异，而这种交叉和变异的目的是为了产生更具适应性的下一代。把新一代染色体转化成控制数据流下载到FPGA中对硬件进行进化。
（4）重复上述步骤，产生新的数代个体，直到新的个体表示的设计方案表现出接近要求的适应能力为止。
一般来说通过遗传算法最后会得到一个或数个设计结果，最后设计方案具有对设计要求和系统工作环境的最佳适应性。这一过程又叫内部进化或硬件进化。
图中的右边展示了另一种设计可进化电路的方法，即用模拟软件来代替可重构器件，染色体每一位确定的是软件模拟电路的连接方式，而不是可重构器件各单元的连接方式。这一方法叫外部进化或软件进化。这种方法中进化过程完全模拟进行，只有最后的结果才在器件上实施。
进化电子电路设计中，最关键的是遗传算法的应用。在遗传算法的应用过程中，变异因子的确定是需要慎重考虑的，它的大小既关系到个体变异的程度，也关系到个体对环境变化做出反应的能力，而这两个因素相互抵触。变异因子越大，个体更容易适应环境变化，对系统出现的错误做出快速反应，但个体更容易发生突变。而变异因子较小时，系统的反应力变差，但系统一旦获得高适应度的设计方案时可以保持稳定。
对于可进化数字电路的设计，可以在两个层面上进行。一个是在基本的“与”、“或”、“非”门的基础上进行进化设计，一个是在功能块如触发器、加法器和多路选择器的基础上进行。前一种方法更为灵活，而后一种更适于工业应用。有人提出了一种基于进化细胞机（CellularAutomaton）的神经网络模块设计架构。采用这一结构设计时，只需要定义整个模块的适应度，而对于每一模块如何实现它复杂的功能可以不予理睬，对于超大规模线路的设计可以采用这一方法来将电路进行整体优化设计。
3可进化电路设计环境
上面描述的软硬件进化电子电路设计可在图2所示的设计系统环境下进行。这一设计系统环境对于测试可重构硬件的构架及展示在FPGA可重构硬件上的进化设计很有用处。该设计系统环境包括遗传算法软件包、FPGA开发系统板、数据采集软硬件、适应度评估软件、用户接口程序及电路模拟仿真软件。
遗传算法由计算机上运行的一个程序包实现。由它来实现进化计算并产生染色体组。表示硬件描述的染色体通过通信电缆由计算机下载到有FPGA器件的实验板上。然后通过接口将布线结果传回计算机。适应度评估建立在仪器数据采集硬件及软件上，一个接口码将GA与硬件连接起来，可能的设计方案在此得到评估。同时还有一个图形用户接口以便于设计结果的可视化和将问题形式化。通过执行遗传算法在每一代染色体组都会产生新的染色体群组，并被转化为数据流传入实验板上。至于通过软件进化的电子电路设计，可采用Spice软件作为线路模拟仿真软件，把染色体变成模拟电路并通过仿真软件来仿真电路的运行情况，通过相应软件来评估设计结果。
4结论与展望
进化过程广义上可以看作是一个复杂的动态系统的状态变化。在这个意义上，可以将“可进化”这一特性运用到无数的人工系统中，只要这些系统的性能会受到环境的影响。不仅是遗传算法，神经网络、人工智能工程以及胚胎学都可以应用到可进化系统中。虽然目前设计出的可进化硬件还存在着许多需要解决的问题，如系统的鲁棒性等。但在未来的发展中，电子电路可进化的设计方法将不可避免的取代传统的自顶向下设计方法，系统的复杂性将不再成为系统设计的障碍。另一方面，硬件本身的自我重构能力对于那些在复杂多变的环境，特别是人不能直接参与的环境工作的系统来说将带来极大的影响。因此可进化硬件的研究将会进一步深入并会得到广泛的应用而造福人类。
1）实际导通时栅极偏压一般选12～15V为宜；而栅极负偏置电压可使IGBT可靠关断，一般负偏置电压选－5V为宜。在实际应用中为防止栅极驱动电路出现高压尖峰，最好在栅射之间并接两只反向串联的稳压二极管。
2）考虑到开通期间内部MOSFET产生Mill－er效应，要用大电流驱动源对栅极的输入电容进行快速充放电，以保证驱动信号有足够陡峭的上升、下降沿，加快开关速度，从而使IGBT的开关损耗尽量小。
3）选择合适的栅极串联电阻（一般为10Ω左右）和合适的栅射并联电阻（一般为数百欧姆），以保证动态驱动效果和防静电效果。根据以上要求，可设计出如图1所示的半桥LC串联谐振充电电源的IGBT驱动电路原理图。考虑到多数芯片难以承受20V及以上的电源电压，所以驱动电源Vo采用18V。二极管V79将其拆分为＋12．9V和－5．1V，前者是维持IGBT导通的电压，后者用于IGBT关断的负电压保护。光耦TLP350将PWM弱电信号传输给驱动电路且实现了电气隔离，而驱动器TC4422A可为IGBT模块提供较高开关频率下的动态大电流开关信号，其输出端口串联的电容C65可以进一步加快开关速度。应注意一个IGBT模块有两个相同单管，所以实际需要两路不共地的18V稳压电源；另外IGBT栅射极之间的510Ω并联电阻应该直接焊装在其管脚上（未在图中画出），而且最好在管脚上并联焊装一个1N4733和1N4744（反向串联）稳压二极管，以保护IGBT的栅极。
2实验结果及分析
在变换器的LC输出端接入两个2W／200Ω的电阻进行静态测试。实验中使用的仪器为：Agi－lent54833A型示波器，10073D低压探头。示波器置于AC档对输出电压纹波进行观测，波形如图5所示。由实验结果看，输出纹波可以基本保持在±10mV以内，满足设计要求。此后对反激变换器电路板与IGBT模块驱动电路板进行对接联调。观察了IGBT栅极的驱动信号波形。由实验结果看，IGBT在开通时驱动电压接近13V，而在其关断时间内电压接近5V。这主要是电路中的光耦和大电流驱动器本身内部的晶体管对驱动电压有所消耗（即管压降）造成的，故不可能完全达到18V供电电源的水平。
3结论
前导0计数器电路实现的功能：从数据的高位往低位计算连续0的个数，若出现1，则停止计数．
1.1设计理论本文设计一个108位前导0计数器电路，采用2位分组的并行计数算法，电路设计原理如下：如图2所示，前导0计数电路将数据位宽平分为高半位和低半位两个部分，然后分别对两部分前导0个数进行计算，在下一级计数逻辑对上面两个计数器结果进行汇总．当n＝2时，相当于4位前导0计数电路；当n＞2时，相当于2n位前导0计数电路．
1.24位前导0电路设计如图3所示，Count［1：0］可以表示Data［3：0］不全为0时前导0个数；当Data［3：0］全为0时，前导0的个数为4，Count［1：0］最多也只能表示3，因此需要Z信号作为Count的拓展位［4］．当Data［3：0］全为0时，前导0个数是4，拓展位Z＝1，count［1：0］＝2′b00，Z与Count［1：0］组成3位二进制计数值，为3′b100，正好可以表示Data［3：0］全为0时前导0的个数4．
1.38位前导0电路设计8位前导0电路是在两个4位前导0得出的计数结果后再做一次选择，对前面两个4位前导0的计数结果进行汇总．8位前导0的电路结构如图4所示．图4中，左上方电路计算高4位前导0个数，右上方电路计算低4位前导0个数．当高4位全为0时，则需将高4位前导0个数与低4位前导0个数相加；当高4位不全为0，则只需输出高4位前导0个数即可．当Data［7：0］不全为0，Count［2：0］即可表示前导0的个数；当Data［7：0］全为0，则Count［2：0］＝3’b0，Z＝1，构成二进制1000可以表示成8个0．从8位前导0电路结构，再结合4位前导0电路结构，由此找出前导0电路设计规律，为108位前导0电路设计提供结构的拓展．将8位前导0电路结构进行模块层次化，如图5所示．图5所示，浅灰色模块（四端口模块）是1个NR2D和1个INVD，深灰色模块（三端口模块）是1个AN2D，上一级的白色模块是3个MUX2D，下一级白色模块（五端口模块）是5个MUX2D．在大位宽前导0电路设计中，每向下增加一级模块，模块的个数就会增加一倍，白色模块的MUX2D就会增加2个，浅灰色和深灰色模块的逻辑单元不变．
1.4108前导0电路设计将64位、32位和12位这三个前导0电路进行拼接，组成的108位前导0电路结构如图6所示．如图6所示，从上到下分别是第一级模块、第二级模块、第三级模块、第四级模块、第五级模块、第六级模块、第七级模块．各个模块的内部逻辑电路如图7所示，其中白色模块n（n≥2）是指模块的级数。
2电路优化
2.1Z信号树逻辑优化图6中深灰色模块（三端口模块）是Z信号树逻辑模块，Z信号树经过优化之后如图8所示．
2.2Count树逻辑优化图6中白色模块（五端口模块）构成Count树，Count树由MUX2D逻辑单元构成．由于MUX2D标准单元存在传输管，导致标准单元延时大，以及单元驱动能力弱的情况［5］．因此需要将传输管逻辑单元优化成速度快、稳定性好的CMOS互补逻辑单元。将MUX2D传输管逻辑单元通过逻辑换算，使之成为互补的CMOS逻辑单元，可以有效提高Count树的计算速度和稳定性．根据Count树中白色模块（五端口模块）所处的模块级数，分奇偶两种情况分别进行逻辑换算和重组，优化之后的逻辑结构如图9所示．从图9发现，优化后的逻辑电路中有反相器存在，并且随着模块级数增加，反相器个数也在增加．因此有必要将反相器提取出来，以一个大尺寸的反相器来代替这些分散的反相器，这样既可以满足驱动的需要，也可以用来减少面积．于是进一步优化之后的电路结构如图10所示．
2.3单元尺寸优化在同一级有关联的相邻两个模块，由于扇出不同造成负载不一样，因而不同模块内部单元尺寸的调整顺序也不一样．108位前导0电路逻辑单元尺寸调整的顺序如图11所示．从图11可以看出，首先优化第1条路径的尺寸，按照阿拉伯数字依次增大的顺序，依次进行不同路径的模块单元尺寸调整，最后优化第13条路径．每条路径都是顺着箭头的方向，对各个模块依次进行单元尺寸的调整．
3性能比较
在108位前导0电路设计完成过后，提取电路设计的网表进行PT分析，通过PT分析获得到时序和面积结果．然后分别与传统前导0计数器的RTL级代码［6］进行DC综合的结果，以及8位分组的RTL级代码进行DC综合的结果进行比较，如表1所示．通过比较发现，传统前导0的RTL级代码进行DC综合的时序和面积都太大，相对而言8位分组前导0的RTL级代码进行DC综合的时序却要比它要好得多，这也是当前一直使用8位分组前导0的RTL级代码的原因．然而本文设计的2位分组的108位前导0电路，进行PT分析的时序比8位分组DC综合的时序少了19％，但面积却比8位分组的差了20％．由于计数器的运算速度对浮点加法的运算是至关重要的，在面积相差不大的情况下这个电路设计仍然是非常成功的．
4结束语
①设计依据。列出工程设计任务书及批准的文号、经审核批准后的电力系统设计文件、上级机关或下达设计任务单位对工程设计的有关指示性文件等，以及与建设单位签订的设计合同。②设计规模及范围。设计规模是根据工程设计任务书的要求，说明线路的电压等级，输送电力容量及导线截面，线路起讫点、长度、回路数，中间落点及连接方式；设计范围一般包括线路的本体设计，通信保护设计，工程概算和预算，对运行维护设计考虑的附属设备等。还应该说明线路是否包括降压运行的设计，进出两端变电所临时线的设计及检修站、巡线站的建筑设计等。③建筑单位及期限。限定工程建设单位、施工单位，按设计任务要求及设计单位安排，明确施工时间及建成投产时间。④主要经济和材料耗用指标。主要包括全线总的综合造价和本体造价，每公里的综合造价和本体造价。说明每公里耗用的导线、避雷线，导线和避雷线用的绝缘子、金具、接地材料、杆塔、基础、水泥、木材等的数量。
2电力线路设计
2.1路径设计
①变电所进出线。说明两端及中间变电所(发电厂)进出线的位置和方向，还要表示出现有和拟建线路出线的关系，合理布置进出线方案。②路径方案的选择。按照已掌握的线路路径资料，对全线选出各有特点的两、三个路径方案进行比较，在大的方案中也可以选出不同的小方案参加比较。各路径方案要从路径长度、可利用的铁路、公路、水路等交通条件，沿线路地形、地势、水文、地质情况，特殊气象区，污秽地区，森林资源，矿产资源，跨越河流，各种障碍物，选用的线路拐角及线路曲折系数等情况，来说明各路径方案的优劣。除了从技术上比较各路径方案外，还要从线路安全运行、方便施工、降低造价、经济运行、障碍物的处理及大跨越情况等方面进行全面的分析比较。
2.2气象条件
①气象资料的分析及取值。对沿线气象台(站)的气象资料和送电线路、通信线路的运行经验及自然灾害资料进行分桥说明。如果送电线路较长或气象区复杂，可分段选择气象区。气象资料的取值包括：最大风速的取值、电线覆冰的取值、年平均气温的确定、最高和最低气温的取值、雷电日数的取值。②将已选取的各种气象条件，分别按最高气温、最低气温、最大风速、覆冰、安装、年乎均气温、外过电压、内过电压等情况所对应的气温、风速、覆冰的气象条件组合数值，以全国典型气象区划分的表格形式汇总列表表示。
2.3机电部分
①导线。按照工程设计任务书的要求和电力系统设计，决定导线截面和分裂根数，论证导线型式、规格、分裂方式、分裂间距等，并说明导线的主要机械和电气特性。通过污秽区时，应说明是否采用防腐导线。此外，应提出导线的防振措施，确定是否需要换位，说明两端和中间变电所(发电厂)的相序排列情况，按换位或换相情况绘出换位或换相布置图，按设计规程和有关规定确定导线对地和交叉跨越的距离。②避雷线。按照设计规程规定，经分析比较，确定避雷线的型式、规格并列出其性能情况，确定避雷线的绝缘方式，绝缘子串型式，绝缘子型式及片数，绝缘间隙距离及换位方式和防振措施等。③防雷接地及其他。按送电线路的电压等级，通过地区雷电话动情况和已有线路的运行经验来确定避雷线根数、保护角、档距中央导线和避雷线的最小距离。按照地质、地貌情况，说明采用接地装置的主要型式和要求的接地电阻值。按照送电线路设计情况，计算雷电预期跳闸率和耐雷水平，以满足过电压保护规程的要求。按导线荷载条件和防电晕性能要求，选择线路各种金具型式。如采用分裂导线，应选择间隔棒型式，并确定间隔棒在档距内的安装距离。按无线电干扰标准设计，提出防干扰措施。
2.4杆塔和基础
①杆塔设计。按照全线地形，交通情况，线路在电力系统的重要性，国家材料供应及施工、运行条件等因素，选择杆塔型式。设计时一般应尽量选用典型设计或经过施工运行考验的成熟杆塔型式并说明杆塔的使用条件。对新型杆塔的设计要充分研究设计理由，经科学试验后再选用。同时要说明所采用的各种杆塔型式的特点、适用地区、使用钢材量和混凝土量等技术经济指标，说明杆塔的使用条件(如设计最大风速、覆冰厚度、水平档距、垂直档距、最大使用档距、线间距离、标准杆塔高度和分段高度、杆塔允许转角度数、杆塔重量等)及杆塔设计的主要原则。②基础设计。依据基础设计应遵循的有关规定和原则，按照全线地形、地质、水文等情况，以及基础受力条件，来确定基础的型式，并说明各种基础型式的特点，适用地点、地质、水文条件，每基耗用材料量及有关技术经济指标。对一些特殊基础(如沼泽地基础、强腐蚀地区基础、大孔性土基础、特殊不良地质基础)的设计问题，应进行必要的试验，提出处理措施。
2.5大跨越设计
大跨越设计一般指线路跨越通航大河流、湖泊、海峡等的设计，其档距在800m以上或杆塔高度在80m以上，且发生事故时，严重影响航运或修复特别困难，故导线选型或杆塔设计需予以特殊考虑。对线路跨越较大的山谷，是作为大档距来设计，一般情况下只对导线及特殊的气象条件进行处理。
①跨越地点及气象条件。说明各跨越地点的杆塔位处的地形、地势、水文、地质、主河道变迁、通航、跨越档距的大小等情况，选出几个跨越方案。并选择最大风速、电线覆冰和气温等。②导线和避雷线选择。按照导线和避雷线的电气和机械性能、跨越挡距的大小、杆塔高度、导线和避雷线的间距及荷载条件，选择导线和避雷线。此外针对大跨越比一般线路振动严重的特点，说明采用的防振措施。③绝缘子串及金具。除按照对一般线路考虑的条件外，还应按线路荷载大和杆塔高，需增加绝缘子片数的情况，选择或新设计绝缘子串及金具。④跨越方案的优化。将各跨越设计方案的杆塔型式、高度和基础型式，采用单、双回路跨越和路径长度，以及采用导线和避雷线，绝缘子和金具，施工和运行条件等进行综合比较，对各跨越方案进行全面论证，推荐出大跨越的最佳方案。
3结语
送电线路的初步设计是一门较为复杂的学科，此项工作要求设计人员既懂专业知识,又必须有现场处理各种复杂局面的实践经验。特别是现场踏勘阶段，设计人员需不辞劳苦、反复踏勘,收集各种现场资料,比较各种方案以选出一种既经济又切合实际的方案。经过辛勤工作设计出的线路即使不是最好也是较为合理的。
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1．1设计思路
恒温电路设计的研究主要用于电力采集产品上，对电力采集产品来讲，安装在PT侧，需要耐受100℃的温度变化，却要求万分之五的精度。除需要从理论上进行最终的计算和分析外，还要考虑各种因素。如其中重要的一个因素高精度器件的温漂，器件稳定性、可靠性受温度变化的影响，是电子器件不可回避的问题。对于电力采集产品中高精度的AD采集模块，温漂的问题更为严重，要保证AD采集模块精度在允许的范围内，恒温电路的设计是很重要的。基于对电力采集产品应用环境的考虑，将高精度的AD采集模块放置在恒温盒中，同时配合加热电阻来稳定恒温盒温度的方法，来保证环境在－20℃～+75℃变化时，恒温盒内的温度变化在±1℃，使电力产品在万分之五的精度范围以内稳定工作。器件主要由分压电阻、热敏电阻、加热电阻、运放、三极管等组成，从设计上看电路设计简单、稳定性好。选择的运放是低价、高性能、低噪声的双运算放大器ne5532，热敏电阻选择低价，对温度反应灵敏的电阻。根据电路，为了保证恒温盒内的器件工作最佳状态，首先确定恒温盒内要保持的恒定温度，通过测试和计算，恒温盒的温度恒定在75℃为最佳，AD采集模块可以稳定的工作，电力产品可以达到万分之五的精度。当温度降低时，通过分压电阻电路、负反馈电路、恒流源控制电路，加热电阻电路使温度稳定在75℃。
1．2电路具体设计
具体分析如:当温度低于75℃时，由于热敏电阻(MF1是负温度系数的热敏电阻)的阻值变大，V0≠V1，V1＞V0，根据深度负反馈电路虚短、虚断的特点，R18上有电流，在经过负反馈电路放大，后级运算放大U2B同向输入端和反向输入端形成压差，输出电压放大，三级管基极电压大于发射极电压，三级管导通，有电流流过加热电阻，加热电阻加热，再通过三极管、运算放大U2B、电阻等组成的恒流控制源电路控制流过加热电阻电流，使恒温盒温度保持在75℃左右。在设计过程中，要理论计算配合仿真软件。下面是SaberSketch软件仿真结果，根据热敏电阻负温度系数特性，在仿真过程中给热敏电阻设定不同的参数值，从而达到模拟温度升高和温度降低环境的目的。
2应用
电力采集产品安装在PT侧，需要耐受100℃的温度变化，还要求精度在±0．05%以内。AD转换模块是电力采集产品的重要模块，对温度的变化更加敏感，AD转换模块采用ADS8329IRSARG4芯片，其采样精度16位，零位漂移0．4×10－6/℃，增益漂移0．75×10－6/℃，这款芯片具有高精度和高采样率的优点，但对温度变化敏感。AD转换模块在电路设计和器件选择上，尽量保证采样电压的精度并最大程度减小温漂。但还是要考虑温度在－25℃～+75℃变化时，AD模块精度漂移。温漂造成的输出变化必须通过恒温或者温度补偿来去除。由于温度补偿电路需要在芯片设计之初加入，而且无法做到完全补偿，因此，要得到稳定的输出，则必须稳定系统的工作温度，所以AD转换模块放在恒温盒里，在通过恒温控制电路保证温度的恒定。
3测试
恒温设计电路主要保证D采样模块所处的环境温度变化在±1℃，电力采集产品是三相电压，通过三路选通信号对模拟开关74LVC1G3157的控制使得三项交流(A、B、C)模拟信号能够经过滤波后进入到AD转换芯片中，实现模拟到数字的转换，在通过电力还原产品还原成模拟信号。如果环境温度在－25℃～+75℃变化时，电力采集产品和还原产品通过压降仪测试读出的三相电压的差值的幅值在0%～0．06%，相位在0('''')～3('''')之间变化，说明恒温硬件电路设计合理。
4结束语
在学生愿意主动来到课堂学习的前提下，吸引学生的学习兴趣更为重要。为了可以让学生兴趣盎然地参与到教学过程中来，教师在能讲述知识的前提下，还要能激发学生的学习动机，唤起学生的求知欲望。在这方面，教师可以结合实际应用，讲述一些射频集成电路在日常生活中的应用。比如，美国半导体产业协会（SIA）总裁兼执行长BrianToohey曾指出：“从物联网、智能汽车、智能家居等市场都可以看出，半导体普遍出现在每一种产品类型中，而且正变得无处不在。”仅仅在我们每天使用的智能手机中就包含RF收发器、功率放大器、天线开关模块、前端模块、双工器、滤波器及合成器等关键射频元件。而且有报告指出，2011年这些射频器件的市场规模为36亿美元，预计2011~2015年的年复合增长率为5.6%，到2016年主要的射频器件市场将达47亿美元。此外，目前应用比较广泛的WiFi及物联网都与射频集成电路有着密切的关系。这些切实应用由于与学生的生活以及将来的就业息息相关，因此，相关内容的讲述能够有效地激发学生的学习热情。
二、如何让学生成为课堂的主人
“以教师为中心”“以灌输为主要形式”的传统教学方式已经无法适应新时代的需求。如果教师仅根据教材对内容进行枯燥的讲解，无法抓住学生的注意力，学生很容易溜号，影响课堂教学质量。因此可以通过引进研究型教学模式、师生互动来活跃课堂气氛。所谓“研究型教学模式”即将教师由知识的传授者转变为学习的指导者，将学生由被动的学习转变为主动的学习。如何使学生成为课堂的主人，在教学实践中发现培养学生的问题意识是课堂教学的有效手段，教师可以通过创设开放的问题情景，引导学生进入主动探求知识的过程，使学生围绕某类主体调查搜索、加工、处理应用相关信息，回答或解决现实问题。比如，以射频技术在物联网中的应用为开放课题，学生通过查资料，分析整理，更深刻体会了射频技术在智能家居、交通物流、儿童防盗等方面的应用，使学生在学习过程中主动把“自我”融入到课程中，敢于承担责任，善于解决问题。
三、让学生走上讲台
学生是课堂的主人，因此，可以改变以往教师在讲台上讲、学生坐在下面听的传统教学模式。让学生走上讲台可以将传统的讲授方式转换为专题研讨的教学模式。教师可以提前布置专题内容，如射频器件模型、射频电路设计、射频技术发展、射频技术的应用及未来发展趋势等。有个专题内容作为核心，学生可以在老师的指导下通过检索资料，组织分析资料，最终走上讲台向老师和其他学生讲述相关的内容。通过几年的实践，发现这样可以增加学生学习的主动性和自觉性、同时也能使学生对相关的问题发表各自的观点，形成对问题各抒己见、取长补短的研讨学习方式，大大拓宽学生的知识面以及综合表述能力。
四、通过实践教学加深理解理论教学内容
理论教学是掌握一门技术的基础，但实践教学也是必不可少的。学生在掌握一定的基础理论的同时，须要通过设计实践来强化巩固。实践教学的引入，不仅能够加深学生对理论知识的深入理解，洞悉细节，提高学生的动手能力，还可以培养学生创新思维及科研能力。因此，教师可以通过设置几个开放的课程设计内容来让学生主动研究探索。在本课程的教学中，本人已经有计划地进行了实践教学活动，例如，在实践教学中，曾经给学生布置了“用于GPS的低噪放电路设计”的实践设计。在该设计过程中，学生须要深入理解多方面知识，比如明确GPS的频段、确定低噪放的电路结构，并有效评估电路性能等。为了课程设计的顺利进行，学生须要进行查阅分析资料、软件安装、软件学习、电路设计、课程论文撰写等几个环节的分析设计工作，并最终在实践中系统深刻地理解掌握课程的理论内容，为以后的工作及深造打下坚实的基础。
五、鼓励学生参与科研项目
